(19)国家知识产权局 (12)发明 专利 (10)授权公告 号 (45)授权公告日 (21)申请 号 202210776297.5 (22)申请日 2022.07.04 (65)同一申请的已公布的文献号 申请公布号 CN 114816320 A (43)申请公布日 2022.07.29 (73)专利权人 广东大湾区空天信息 研究院 地址 510535 广东省广州市黄埔区开源大 道11号B7栋501室 (72)发明人 刘鹏　裴泽徐　周斌　方广有　 (74)专利代理 机构 广州市华学知识产权代理有 限公司 4 4245 专利代理师 李君 (51)Int.Cl. G06F 5/16(2006.01) G06F 9/50(2006.01)G06F 9/54(2006.01) G01S 7/02(2006.01) (56)对比文件 CN 109946666 A,2019.0 6.28 CN 109946666 A,2019.0 6.28 CN 114660548 A,202 2.06.24 CN 112068098 A,2020.12.1 1 US 201801 1180 A1,2018.01.1 1 审查员 李健壮 (54)发明名称 雷达数据乒乓处理方法、 系统、 计算机设备 及存储介质 (57)摘要 本发明公开了一种雷达数据乒乓处理方法、 系统、 计算机设备及存储介质， 所述方法包括： 通 过ZYNQ的PL端， 采集第一数据， 所述第一数据为 多帧雷达数据； 通过ZYNQ的PL端， 对第一数据进 行预处理， 得到第二数据； 根据乒乓操作的处理 方式， 将第二数据从ZYNQ的PL端传输至ZYNQ的PS 端进行处理， 利用共享外设接口输出处理后的第 二数据。 本发明在ZYNQ中使用多核非对称的架 构， 并利用数据的乒乓操作的处理方式， 充分发 挥CPU0和CPU1的数据协同处理能力， 减少每帧数 据之间的等待时间， 可以提高数据的处理能力和 增强数据的实时性。 权利要求书2页 说明书7页 附图5页 CN 114816320 B 2022.10.18 CN 114816320 B 1.一种雷达数据乒乓处 理方法， 基于ZYN Q‑AMP实现， 其特 征在于， 所述方法包括： 通过ZYNQ的PL端， 采集第一数据， 所述第一数据为多帧雷达数据； 通过ZYNQ的PL端， 对第一数据进行 预处理， 得到第二数据； 根据乒乓操作的处理方式， 将第二数据从ZYNQ的PL端传输至ZYNQ的PS端进行处理， 利 用共享外设接口输出处 理后的第二数据； 所述ZYNQ的PS端包括CPU0和CPU1； 所述根据乒乓操作的处理方式， 将第二数据从ZYNQ的PL端传输至ZYNQ的PS端进行处 理， 利用共享外设接口输出处 理后的第二数据， 具体包括： 以乒乓操作的处理方式， 根据ZYNQ的PS端和两个AXI ‑DMA， 将第二数据中的每两帧数据 从ZYNQ的PL端传输 至内存条进行一次存 储和一次后处 理； 以乒乓操作的处理方式， 根据ZYNQ的PS端， 读取所述 内存条所存储的所述每两帧数据， 并对读取后的所述每两帧数据进 行二次后处理， 将二次后处理后的所述每两帧数据存入所 述内存条， 实现二次存 储； 根据ZYNQ的PS端， 将二次存 储后的所述每两帧数据从共享外设接口输出； 重复一次存储和一次后处理过程， 以及读取、 二 次后处理和二次存储过程， 直至将二 次 存储后的第二数据全部从共享外设接口输出； 所述第二数据中的每两帧数据为第N帧数据和第N+1帧数据， 在重复一次存储和一 次后 处理过程， 以及读取、 二次后处 理和二次存 储过程之前， 令N=N+2； 所述内存条包括CPU0的运行内存、 CPU1的运行内存和公共内存， 所述两个AXI ‑DMA分为 第一AXI‑DMA和第二AXI ‑DMA； 所述以乒乓操作的处理方式， 根据ZYNQ的PS端和两个AXI ‑DMA， 将第二数据中的每两帧 数据从ZYN Q的PL端传输 至内存条进行一次存 储和一次后处 理， 具体包括： 通过ZYNQ的PS端， 启动AMP模式； 通过CPU0控制第一AXI ‑DMA， 进而将第N帧数据传输至所述CPU0的运行内存进行存储， 并对存储后的第N帧数据进 行后处理， 将后处理后的第N帧数据存入所述 公共内存； 同时， 通 过CPU1控制第二AXI ‑DMA， 进而将第N+1帧数据传输至所述CPU1的运行内存进行存储， 并对 存储后的第N+1帧数据进行后处 理， 将后处 理后的第N+1帧数据存 入所述公共内存。 2.根据权利要求1所述的雷达数据乒乓处理方法， 其特征在于， 所述对第 一数据进行预 处理， 得到第二数据， 具体包括： 对每帧雷达数据进行距离维快速傅里叶变换； 对距离维快速傅里叶变换后的每帧雷达数据进行由列到行的转置； 对转置后的每帧雷达数据进行速度维逆傅里叶变换， 从而得到第二数据。 3.根据权利要求1所述的雷达数据乒乓处理方法， 其特征在于， 所述以乒乓操作的处理 方式， 根据ZYNQ的PS端， 读取所述内存 条所存储的所述每两帧数据， 并对读取后的所述每两 帧数据进行二次后处理， 将二次后处理后的所述每两帧数据存入所述内存条， 实现二次存 储， 具体包括： 通过CPU1， 读取所述公共内存所存储的后处理后的第N帧数据， 并对读取后的第N帧数 据再进行后处理， 将二次后处理后的第N帧数据存入所述公共内存， 并覆盖后处理后的第N 帧数据；权　利　要　求　书 1/2 页 2 CN 114816320 B 2通过CPU0， 读取所述公共内存所存储的后处理后的第N+1帧数据， 并对读取后的第N+1 帧数据再进 行后处理， 将二次后处理后的第N+1帧数据存入 所述公共内存， 并覆盖后处理后 的第N+1帧数据； 其中， CPU1不读取 所述公共内存所存 储的后处 理后的第一帧数据。 4.根据权利要求1 ‑3任一项所述的雷达数据乒乓处理方法， 其特征在于， 所述内存条为 DDR3， 所述后处 理包括求实数、 CFAR、 聚类算法和跟踪算法。 5.一种雷达数据乒乓处 理系统， 基于ZYN Q‑AMP实现， 其特 征在于， 所述系统包括： 采集单元， 用于通过ZYN Q的PL端， 采集第一数据， 所述第一数据为多帧雷达数据； 预处理单元， 用于通过ZYN Q的PL端， 对第一数据进行 预处理， 得到第二数据； 后处理单元， 用于根据乒乓操作的处理方式， 将第二数据从ZYNQ的PL端传输至ZYNQ的 PS端进行处理， 利用共享外设接口输出处 理后的第二数据； 所述ZYNQ的PS端包括CPU0和CPU1； 所述根据乒乓操作的处理方式， 将第二数据从ZYNQ的PL端传输至ZYNQ的PS端进行处 理， 利用共享外设接口输出处 理后的第二数据， 具体包括： 以乒乓操作的处理方式， 根据ZYNQ的PS端和两个AXI ‑DMA， 将第二数据中的每两帧数据 从ZYNQ的PL端传输 至内存条进行一次存 储和一次后处 理； 以乒乓操作的处理方式， 根据ZYNQ的PS端， 读取所述 内存条所存储的所述每两帧数据， 并对读取后的所述每两帧数据进 行二次后处理， 将二次后处理后的所述每两帧数据存入所 述内存条， 实现二次存 储； 根据ZYNQ的PS端， 将二次存 储后的所述每两帧数据从共享外设接口输出； 重复一次存储和一次后处理过程， 以及读取、 二 次后处理和二次存储过程， 直至将二 次 存储后的第二数据全部从共享外设接口输出； 所述第二数据中的每两帧数据为第N帧数据和第N+1帧数据， 在重复一次存储和一 次后 处理过程， 以及读取、 二次后处 理和二次存 储过程之前， 令N=N+2； 所述内存条包括CPU0的运行内存、 CPU1的运行内存和公共内存， 所述两个AXI ‑DMA分为 第一AXI‑DMA和第二AXI ‑DMA； 所述以乒乓操作的处理方式， 根据ZYNQ的PS端和两个AXI ‑DMA， 将第二数据中的每两帧 数据从ZYN Q的PL端传输 至内存条进行一次存 储和一次后处 理， 具体包括： 通过ZYNQ的PS端， 启动AMP模式； 通过CPU0控制第一AXI ‑DMA， 进而将第N帧数据传输至所述CPU0的运行内存进行存储， 并对存储后的第N帧数据进 行后处理， 将后处理后的第N帧数据存入所述 公共内存； 同时， 通 过CPU1控制第二AXI ‑DMA， 进而将第N+1帧数据传输至所述CPU1的运行内存进行存储， 并对 存储后的第N+1帧数据进行后处 理， 将后处 理后的第N+1帧数据存 入所述公共内存。 6.一种计算机设备， 包括处理器以及用于存储处理器可执行程序的存储器， 其特征在 于， 所述处理器执行存储器存储的程序时， 实现权利要求 1‑4任一项所述的雷达数据乒乓处 理方法。 7.一种存储介质， 存储有程序， 其特征在于， 所述程序被处理器执行时， 实现权利要求 1‑4任一项所述的雷达数据乒乓处 理方法。权　利　要　求　书 2/2 页 3 CN 114816320 B 3