(19)国家知识产权局 (12)发明 专利申请 (10)申请公布号 (43)申请公布日 (21)申请 号 202111645985.X (22)申请日 2021.12.3 0 (71)申请人 光子算数 （北京） 科技有限责任公司 地址 100082 北京市海淀区高梁桥 斜街44 号一区89号楼13层13B-1 19 (72)发明人 赵斌　吴建兵　沈成　白冰　 (74)专利代理 机构 北京超凡宏宇专利代理事务 所(特殊普通 合伙) 11463 专利代理师 杨奇松 (51)Int.Cl. G06T 1/60(2006.01) G06T 5/00(2006.01) G06N 3/04(2006.01) (54)发明名称 一种数据处理方法、 装置、 集成电路及电子 设备 (57)摘要 本申请涉及一种数据处理方法、 装置、 集成 电路及电子设备， 本申请属于图像处理技术领 域。 该数据处理方法包括： 将接收到的待处理数 据流交替存入第一存储器和第二存储器； 不间断 地从所述第一存储器和所述第二存储器中读取 数据进行预处理， 其中， 写入数据的速率大于读 取数据的速率， 且不大于所述读取数据的速率的 两倍。 该数据处理方法， 能够利用低速的处理模 块处理高速数据流， 从而节约硬件成本， 并且增 强了方案的适用性。 权利要求书1页 说明书8页 附图2页 CN 114493985 A 2022.05.13 CN 114493985 A 1.一种数据处 理方法， 其特 征在于， 包括： 将接收到的待处 理数据流交替存 入第一存 储器和第二存 储器； 不间断地从所述第一存储器和所述第二存储器中读取数据进行预处理， 其中， 写入数 据的速率大于读取 数据的速率， 且不大于所述读取 数据的速率的两倍。 2.根据权利要求1所述的方法， 其特征在于， 将接收的待处理数据流交替存入第 一存储 器和第二存 储器， 包括： 将所述待处 理数据流按照预设大小依次进行分片； 按照分片顺序， 交替将各个分片数据流存入所述第一存储器和所述第二存储器， 直至 存完所有的分片数据流。 3.根据权利要求2所述的方法， 其特征在于， 在将所述待处理数据流按照预设大小依次 进行分片之前， 所述方法还 包括： 获取所述第一存 储器的存 储空间大小、 所述第二存 储器的存 储空间大小； 选取所述第一存储器、 所述第二存储器中存储空间最小的存储空间， 并基于所述最小 的存储空间确定所述预设大小。 4.根据权利要求1 ‑3中任一项所述的方法， 其特征在于， 所述数据流为待处理图像像素 流， 所述预处 理为卷积处 理。 5.一种数据处 理装置， 其特 征在于， 包括： 第一存储器、 第二存 储器； 输入单元， 用于将接收的数据流交替的写入所述第一存 储器、 所述第二存 储器； 数据处理单元， 用于不间断的从所述第一存储器、 所述第二存储器中读取数据进行预 处理， 其中， 写入数据的速率大于读取 数据的速率， 且不大于所述读取 数据的速率的两倍。 6.根据权利要求5所述的数据处 理装置， 其特 征在于， 所述输入单 元包括： 第一选择器， 用于根据输入的选择信号交替性的将接收到的数据流写入所述第 一存储 器、 所述第二存 储器。 7.根据权利要求5所述的数据处 理装置， 其特 征在于， 所述数据处 理单元包括： 第一数据处理单元， 与所述第一存储器连接， 用于从所述第一存储器中读取数据进行 预处理， 所述第一数据处 理单元的处理速率小于所述第一存 储器的写入数据的速率； 第二数据处理单元， 与所述第二存储器连接， 用于从所述第二存储器中读取数据进行 预处理， 所述第二数据处 理单元的处理速率小于所述第二存 储器的写入数据的速率。 8.根据权利要求7 所述的数据处 理装置， 其特 征在于， 所述数据处 理单元还包括： 第二选择器， 所述第二选择器的输入端分别与所述第一数据处理单元、 所述第二数据 处理单元连接， 所述第二选择器用于根据输入的选择信号交替地输出所述第一数据处理单 元输出的数据、 所述第二数据单 元输出的数据。 9.一种集成电路， 其特征在于， 所述集成电路集成有如权利要求5 ‑8任一项所述的数据 处理装置。 10.一种电子设备， 其特征在于， 包括： 设备本体和如权利要求5 ‑8任一项所述的数据处 理装置， 或者， 如权利要求9所述的集成电路。权　利　要　求　书 1/1 页 2 CN 114493985 A 2一种数据处理 方法、 装置、 集成电路及电子 设备 技术领域 [0001]本申请属于图像处理技术领域， 具体涉及一种数据处理方法、 装置、 集成电路及电 子设备。 背景技术 [0002]在数字图像处理中， 待处理的平面数字图像可被看作一个大矩阵， 图像的每个像 素对应大矩阵中的每个元素。 假设平面数字图像的分辨率是1024*768， 那么对应的大矩阵 的行数＝1024， 列数＝768。 用于滤波的滤波器小矩阵(也叫卷积核)一般是个方阵， 即行数 和列数相同。 所谓滤波(也叫卷积计算)就是对于大矩阵中的每个像素， 计算它周围像素和 滤波器小矩阵对应位置元素 的乘积， 然后把结果相加到一起， 最终得到的值就作为该像素 的新值， 这样就完成了一次滤波。 [0003]卷积计算是深度学习神经网络 的基础， 只有越快的执行这个操作， 才能使得以深 度学习为主的应用得以高效、 快速的运行。 现场可编程门阵列(Field  Programmable  Gate  Array， FPGA)相比于传统的计算机架构的处理器， 如中央处理器( Central Processing   Unit， CPU)、 图像处理器(Graphic  Processing Unit， GPU)等， 在处理这些运算时， 具有较高 的计算效率， 而被广泛使用。 在FPGA 中， 低速数据处理模块处理不了高速端口的数据流， 如 果全部采用较高速率的处理模块， 会极大 的增加硬件成本。 如何利用低速的处理模块能够 处理高速数据流， 是本申请所要解决的技 术问题。 发明内容 [0004]鉴于此， 本申请的目的在于提供一种数据处理方法、 装置、 电子设备及计算机可读 存储介质， 以实现利用低速的处 理模块能够处 理高速数据流的目的。 [0005]本申请的实施例是这样实现的： [0006]第一方面， 本申请实施例提供了一种数据处理方法， 包括： 将接收到的待处理数据 流交替存入第一存储器和 第二存储器； 不间断地从所述第一存储器和所述第二存储器中读 取数据进 行预处理， 其中， 写入数据的速率大于读取数据的速率， 且不大于所述读取数据的 速率的两倍。 本申请实施例中， 通过采用两个存储器来交替存储数据， 实现乒乓操作， 使得 每个存储器都能有一定的时间间隙来处理未处理完的数据， 从而实现利用低速的处理模块 处理高速数据流。 [0007]结合第一方面实施例的一种可能的实施方式， 将接收的待处理数据流交替存入第 一存储器和第二存储器， 包括： 将所述待处理数据流按照预设大小依次进 行分片； 按照分片 顺序， 交替将各个分片数据流存入所述第一存储器和所述第二存储器， 直至存完所有的分 片数据流。 本申请实施例中， 通过对待处理数据流进行分片， 并按照分片顺序， 交替将各个 分片数据流存入第一存储器和第二存储器， 使得输入的数据可以是完整数据流， 进一步增 强了方案的适用性。 [0008]结合第一方面实施例的一种可能的实施方式， 在将所述待处理数据流按照预设大说　明　书 1/8 页 3 CN 114493985 A 3